ICCAD 2025丨合见工软曹梦侠：以自主创新与开放生态，筑中国高端验证平台之基
2025年11月20日至21日，2025集成电路发展论坛（成渝）暨第三十一届集成电路设计业展览会（ICCAD-Expo 2025）在成都·中国西部博览城成功举办。作为中国数字EDA/IP龙头企业，上海合见工业软件集团有限公司（以下简称“合见工软”）携其全线EDA及IP产品亮相本次盛会，展示了其在芯片功能验证、系统级设计、高性能IP等领域的全面布局与前沿成果。
在EDA与IC设计服务分论坛上，合见工软验证产品市场总监曹梦侠发表了题为《自主与共赢：中国高端验证平台的产业使命与开放生态》的主题演讲，系统阐述了合见工软自成立以来，在高端验证平台领域的自主创新路径、产品演进逻辑、客户落地实践以及开放生态建设的战略思考。
四年半“三级跳”，合见工软验证完成从可用到好用跨越
合见工软自成立以来，便以数字验证产品线为起点，聚焦仿真和硬件验证平台的研发。目前，公司的产品版图已实现从芯片级到系统级和高性能IP的发展，不仅覆盖数字验证核心领域，还延伸至数字实现、PCB板级设计、封装级设计以及高性能IP等版块，逐步构建起覆盖“芯片—系统—平台”的全栈式解决方案。
作为合见工软的业务基石，曹梦侠分享了全栈数字验证平台的自主进化之路。从初代数字验证仿真器UVS、调试器UVD、验证管理平台VPS及原型验证系统UV APS，到新一代高性能仿真器UVS+、高效调试平台UVD+，以及全场景硬件验证系统UVHS-2和数据中心级硬件仿真加速平台UVHP，具有高性能，大容量，健壮性，灵活可扩展架构，能够确保验证的可预期性、效率提升、质量保证以及多样化需求。合见工软正以全自主可控的技术架构持续创新，不断突破各种功能及性能瓶颈，在迈向国际先进水平的升级之路上稳扎稳打，厚积薄发。
数字仿真器UVS系列从2021年首次发布，历经四年多的持续打磨，完成了从“可用”到“好用”的关键跨越。2025年推出的下一代全功能高性能仿真器 UniVista Simulator Plus (UVS+)，在核心引擎上实现了全方位升级，前端Parser、DUT仿真引擎架构以及自研编译器均完成迭代优化，Parser性能提升2-3倍，整体仿真性能在部分场景下已比肩国际领先产品。功能层面，UVS+实现了从RTL仿真、门级仿真到SystemVerilog优化的全场景覆盖，既支持Verilog、SystemVerilog等基础设计仿真，也能满足UPF低功耗仿真、数模混合仿真等高阶需求，还适配了国产ARM服务器，实现了技术的自主可控。
截至目前，UVS系列已在60多个客户项目的生产环境中得到应用，积累了百万级的实战用例，充分验证了产品的稳定性与实用性，全面覆盖支持现代芯片验证所需的数字仿真功能和各项特殊应用场景需求。
经过3年的发展，UVS已经具备了用户日常仿真的所需完整的功能集合，一站式整体满足数字仿真需求。包括一阶基础功能（如仿真、调试等）、二阶高阶功能（如SVA断言验证、UPF低功耗、ARM服务器支持、IP加密等）、以及特殊应用场景功能（如数模混合仿真、Wave Replay等）。此外，合见工软正在构建自主的VIP库，同时研发其他高阶功能及应用，以支持更复杂的验证场景。
与UVS+配套的下一代全功能高效能数字验证调试平台 UniVista Debugger Plus (UVD+)，则从工程师的实际使用体验出发进行了全方位升级。针对第一代产品界面设计亲和度、大设计上的使用流畅度等客户反馈，合见工软联合国内先进UI设计团队优化了界面，并开发了深色护眼模式，兼顾了年轻工程师的使用习惯与职业健康。在功能上，UVD+新增了智能源代码追踪、X-insight自动配置、双设计对比等高阶功能，同时开放API接口，支持客户基于平台进行定制化开发，使其不仅是一款调试工具，更成为了底层的技术平台。
硬件验证“全家福”升级，打造第二成长曲线
硬件验证平台是合见工软的另一大核心优势领域，从支持MCU规模小设计的PD solo系列，到几百亿门规模能支持超大型HPC和AI芯片的数据中心级硬仿平台，合见工软完成了硬件验证平台全方位的布局。
2022年推出的第一代UV APS高阶原型验证硬件系统以及2023年发布的UVHS全场景验证系统，率先打开了国内大规模FPGA应用的市场空白，适配了HPC和AI芯片的研发需求。今年发布的下一代全场景验证硬件系统UVHS-2，最大可级联高达192片AMD Versal™ Premium VP1902 Adaptive SoC，为大规模 ASIC/SoC软硬件验证提供多样化应用场景设计，可广泛适用于AI智算、数据中心、HPC超算、智能驾驶、5G通信、智能手机、PC、IoT等各类芯片的开发过程。作为高效的软硬件验证解决方案，UVHS-2能够大幅缩短芯片验证周期，加速芯片上市进程。
相较于上一代产品UVHS，UVHS-2在多个关键性能指标上实现了显著提升：容量提升超2倍，运行性能提升1.5-2倍，调试容量和带宽提升4倍。在扩展规模方面，UVHS-2系统最大级联规模可达192颗，逻辑门数量超过150亿门。借助合见工软核心技术——全局时序驱动的自动分割引擎，即便在超大规模系统场景下，仍能保持10MHz以上的FPGA跨片性能。UVHS-2也提供充足且可配置的互联通道，能够灵活支撑系统扩展需求，成为国内高端硬件验证的标杆产品。
“下一代的UVHP，和基于VP1902的新一代UVHS-2等产品进一步巩固了合见工软在高端验证硬件领域的领先地位，将成为合见工软第二成长曲线。”曹梦侠表示，“从很多常用场景的用户实测数据来看，合见工软新一代全场景硬件验证系统UVHS-2性能可比肩国际标杆产品，这将会成为我们第二波向上增长的重要推力。”
与此同时，UVHP、UVHS、UVHS-2等硬件平台都基于一套统一的编译器软件，可让Emulation到Prototyping的过渡更加丝滑，统一的流程复用也将大幅降低用户迁移成本； UVHS-2还支持一体双模，性能与调试效率跨越式双进化，赋能软件开发及调试快速收敛。
目前，合见工软全场景硬件产品原型验证仿真平台，三年来出货已经超过1000台，超过150家客户部署应用，以优秀的性能和丰富的特性替代了国际产品在中国芯片企业的部署。
曹梦侠特别指出，合见工软的硬件验证产品坚持步步为营，厚积薄发，稳扎稳打持续升级进化的策略，公司构建了三大核心技术体系来支撑这条进化之路。
1一是自动化编译与分割技术，解决了大型设计的编译移植和自动分割难题，大幅减少人工操作；2二是硬件仿真技术，攻克了全可视波形调试、录制与回放、高性能触发器等高阶技术痛点；3三是高速接口配套解决方案，组建专业团队开发了PCIe、Ethernet、DDR5等高速接口的适配方案，帮助客户快速搭建硬件环境，实现平台的高效落地。
这些核心技术的迭代积累，成为合见工软多款硬件产品快速落地的坚实支撑。
客户实践从“痛点解决”到“生态共建”
国产EDA工具链的自主可控对于打造安全、高效、可持续的芯片产业环境至关重要，而芯片设计验证占据总设计周期的70%以上，直接影响产品上市时间和质量，只有高性能与可靠性并重的验证工具，才是保障客户项目成功的关键。因此，客户实践是检验产品价值的关键标准，众多客户实际项目部署与真实用例，展示了合见工软创新技术如何有效推动芯片设计从蓝图加速落地，更生动展示了合见工软与客户“共同打磨产品”的生态理念。
作为合见工软的深度战略合作伙伴，中兴微电子在2021年自第一代UVS/UVD诞生时起，就将其应用于项目的验证流程，见证了这款国产EDA工具经过无数次打磨迭代后的全面系统性升级，第二代UVS+/UVD+实现诸多技术进展和架构革新，从“可用”向“好用”的技术拐点迈进。目前UVS+已在中兴微电子多个项目中稳定运行，UVS+在复杂SoC场景的对比测试中展现出与国际领先水平相当的稳定性和性能，在近期芯片回归测试中体现了扎实的软件产品化成熟度；同时，UVD+打造了创新的GUI设计，其直观的调试工作流和智能诊断能力为调试工作提供了更高效的设计洞察，显著提升了问题根因定位的精准度和效率。
近年来，RISC-V凭借其开源、可配置、可扩展的特性，从边缘到高性能计算（HPC）领域快速渗透，已成为全球芯片产业创新的核心赛道，而其灵活性也给验证工作带来了前所未有的挑战——如何覆盖多样化的设计场景、满足复杂的指令集扩展、多核一致性与AI应用等需求，成为行业共同面临的难题。合见工软已与开芯院、达摩院、赛昉科技等多家RISC-V头部企业展开合作，从软硬件协同、虚拟原型和Chiplet先进封装等多个方面提供EDA工具，支持RISC-V设计与验证。通过全国产化工具链和生态联盟，助力中国半导体企业突破外部限制。
开芯院香山处理器是RISC-V性能的重要标杆，过去受限于传统原型验证平台可支持的规模，其研发不得不裁剪多核设计，导致系统级验证覆盖率与软硬件协同效率受限，“香山”系列第三代架构处理器昆明湖更面临规模大、性能要求高、调试困难等验证挑战。与合见工软合作之前，香山系列多核CPU验证亟须大规模FPGA平台与自动化工具链，双方在2024年达成战略合作，通过合见工软UVHS提升“香山”高性能开源RISC-V处理器的开发和验证效率，推动创新并加快下一代产品技术的上市时间。UVHS大规模级联原型平台通过自动分割技术重构了开发范式，借助20片FPGA级联方案，首次实现了昆明湖16核系统的全场景验证——完整保留缓存一致性协议与总线拓扑，在超过10MHz高性能下同步验证Linux调度优化、多核负载均衡等复杂场景，测试深度和广度都有很大的提升。同时，基于昆明湖多核CPU验证项目的经验总结，合见工软提出了“四步走”的系统化多核处理器 FPGA验证方法论，涵盖从设计移植到系统调试的完整流程，为RISC-V多核验证提供了标准化路径。
中国另一家RISC-V软硬件生态领导者赛昉科技自主研发的一致性片上网络（NoC）IP——昉·星路-700（StarNoC-700）在近期成功适配赛昉科技昉·天枢（Dubhe）系列RISC-V处理器核心（Dubhe-70/83），这一关键项目同样应用了合见工软的全场景验证硬件系统UVHS。其StarNoC-700 4X4 网络 + 16核 Dubhe RISC-V CPU设计，仅用时两周就成功部署在UVHS的硬件仿真加速平台上，并得益于UVHS硬件仿真Emulation模式下DUT时钟6.25M的性能，快速验证了NOC网络中的核间一致性、多核性能线性度以及带宽线性度，测试结果完全符合设计目标，显著提升了众核RISC-V系统的验证规模和效率，为国产高性能算力芯片的开发提供了强有力的支撑。
近年来智能驾驶、数据中心、人工智能等大规模芯片应用不断涌现，芯片公司的设计与验证团队持续面临越来越大的设计规模和功能集成度所带来的仿真性能和验证任务的复杂多样性的挑战。国内AI龙头之一的燧原科技与合见工软有着长期的合作关系，过去2年在其多个AI项目中成功地部署了全场景验证硬件系统UVHS作为其主力的硬件验证平台。该产品在多种复杂软件驱动的验证场景中性能表现出色，效率较高。这不仅有助于其在硬件验证过程中快速定位调试，还能显著缩短AI算法软件的开发周期，从而加速产品上市时间。UVHS能够同时支持原型验证和硬件加速仿真两种模式，并且可以动态地切换和混合使用，在灵活配置平台资源方面提供了很大的便利。此外，燧原科技还部署了合见工软的UV Hybrid混合验证平台用于最大化提升硬件平台的验证效率，这一特性能在项目的早期阶段就协助燧原科技进行AI软件工具链的开发，对整个项目的左移具有重要意义。
大语言模型规模的持续增长和相关应用的广泛普及推动了智算芯片的迅猛发展，其互联技术在带宽、延迟和互联结构等方面面临着前所未有的挑战，从传统的多卡直连到超节点组网，原有的卡间互联协议已难以应对日益增长的需求。随着高速Serdes技术的成熟，新型互联协议在智算芯片的Scale-Up组网中扮演了至关重要的角色。针对Scale-Up传输协议复杂度高、实现难度大等特点，合见工软可为AI网络联合实验室提供成熟的ETH-X Scale-Up协议的组网验证原型平台，使用全速的400G接口对接51.2T交换机，实现多节点ETH-X 传输协议的组网验证，提供开放、易用的验证框架，并可扩展至8节点、16节点乃至最高128节点验证规模，助力GPU/AI芯片企业快速完成协议评估与IP集成，缩短研发周期，并提供软硬件协同开发支持。
今年6月，中国信通院与腾讯牵头，与合见工软联合成立“ODCC AI网络联合实验室”，以智算创新为引擎，驱动算力资源高效协同，重点聚焦以太超节点组网技术创新。在9月的ODCC年会上，合见工软发布了首份AI网络联合实验室针对ETH-X scale-up协议组网的测试报告，这一重要成果在会上获得了业界高度认可，并被开放数据中心标准推进委员会授予“2025年度杰出成果证书”，标志着合见工软在国内高性能AI网络领域的突破性进展。
结语：引领AI与Chiplet时代验证范式
随着智算芯片设计方法学从传统的SoC设计演进到芯粒系统协同设计，智算芯片设计的复杂度和难度不断提升，需要更多领域的设计经验才能保证一次流片的成功率。
面对AI与Chiplet技术浪潮，合见工软积极布局下一代验证方案，以应对互联与协同验证挑战。其中针对先进封装芯粒（Chiplet）集成，合见工软推出的标准IP包括：国产HiPi标准IP/VIP，Chiplet国际关键标准UCIe IP，同时为了突破算力限制，合见工软提供了UCIe跨工艺互连D2D和C2C两种应用，实现了国产首个跨工艺节点的UCIe IP互连技术验证。
展望未来，合见工软将继续秉持“自主创新”与“开放共赢”的核心发展理念。真正的产业突破不仅依赖于单点技术的攻坚，更在于构建一个生机勃勃、协同共进的生态系统。为此，合见工软将持续加大对全栈式验证平台与高性能IP的研发投入，致力于将产品性能与用户体验提升至国际一流水平。同时，携手产业链上下游的更多伙伴共同打磨产品、共建解决方案、共享行业洞察，一道推动中国高端芯片验证能力的跨越式发展，为全球半导体产业的创新与繁荣，贡献来自中国的坚实力量。
关于合见工软
上海合见工业软件集团有限公司（简称“合见工软”）作为自主创新的高性能工业软件及解决方案提供商，以EDA（电子设计自动化，Electronic Design Automation）领域为首先突破方向，致力于帮助半导体芯片企业解决在创新与发展过程中所面临的严峻挑战和关键问题，并成为他们值得信赖的合作伙伴。
评论排行