【ZiDongHua 之“设计自动化”标注关键词：合见工软；RISC-V；混合仿真；SoC；EDA合见工软；RISC-V；混合仿真；软硬件协同验证 】

合见工软亮相第六届 RISC-V 中国峰会：以混合仿真加速 RISC-V SoC 软硬件协同开发

　　真实项目验证显著提速，

　　动态切换与 AI 辅助建模取得阶段性进展

　　2026 年 10 月 20 日，在第六届 RISC-V 中国峰会同期举办的“芯片设计与验证分论坛”上， 上海合见工业软件集团股份有限公司（以下简称“合见工软”）高级总监朱振中（Harris Zhu）发表了题为《利用混合仿真加速 RISC-V SoC 初始调试与软件开发》的主题演讲。

　　报告围绕复杂 RISC-V SoC 开发中的软硬件协同验证挑战，介绍了合见工软 UniVista Hybrid Emulation 混合仿真解决方案，并结合与达摩院玄铁团队的合作案例，展示了混合仿真在完整 Linux 系统启动、真实应用负载运行及验证效率提升方面的工程成果。同时，报告分享了面向多 Die 系统、Hybrid/ICE 动态切换及 AI 辅助建模的技术进展。

　　软硬件协同

　　成为RISC-V SoC开发的重要挑战

　　随着 RISC-V 生态持续发展，现代 SoC 设计正朝着多核异构、定制指令扩展、专用加速器以及多 Die/Chiplet 架构方向演进。与此同时，OpenSBI、Linux/RTOS、外设驱动以及应用软件的开发与验证也面临更高要求。

　　传统 RTL 仿真能够精确反映硬件行为，但在完整操作系统启动和复杂软件负载运行时，往往面临仿真速度瓶颈。硬件仿真加速器（Emulator）提升了 RTL 执行效率，但 CPU 密集型软件场景仍可能受到运行速度限制；纯虚拟平台虽具备高速执行能力，却难以完整反映待验证硬件的实际行为。

　　针对这一挑战，合见工软通过混合仿真技术，将虚拟平台的高速执行能力与 RTL 硬件仿真的精确验证能力相结合，在保留关键硬件验证精度的同时，将软件开发和系统级验证前移至芯片设计早期。

　　UniVista Hybrid：

　　打通虚拟模型与RTL硬件的协同验证链路

　　UniVista Hybrid Emulation 采用灵活的软硬件分区架构，由虚拟域、Hybrid Bridge 中间桥接层和 RTL 硬件域组成。虚拟域基于 QEMU、C/C++ 模型等技术承载处理器、基础外设和软件运行环境；RTL 硬件域运行关键 IP、总线及待验证子系统；Hybrid Bridge 负责跨域事务交互、协议适配、数据交换以及时间与状态协调。

　　通过按需配置软硬件边界，开发团队无需等待全部 RTL 完成，即可开展软件启动、驱动调试及软硬件交互验证，缩短系统开发的反馈周期。

　　真实RISC-V SoC项目验证：

　　整体执行效率最高提升约64倍

　　在本次报告中，朱振中重点分享了合见工软与达摩院玄铁团队合作的玄铁 C930 RISC-V SoC 混合仿真迁移案例。 项目原先采用 ICE 硬件仿真模式，已具备完整的 Linux 软件环境与目标应用负载。通过引入 UniVista Hybrid，将 CPU 与部分基础外设部署至 QEMU 虚拟域，关键硬件模块保留在 RTL 域，并借助 Mirror Memory 内存镜像机制及专用 Bridge 完成内存、MMIO、复位和中断等跨域交互。

　　迁移后的平台成功运行了 ZSBL、OpenSBI、Linux Kernel、RootFS 及上层应用构成的完整软件栈，并复用了既有的软件环境和应用负载。测试结果显示：

　　在约 20MHz 配置下，Linux 启动从 220 秒缩短至 37 秒（5.9 倍），业务负载从 140 秒缩短至 17 秒（8.2 倍），整体耗时从 360 秒降至 54 秒（6.7 倍）。

　　在 2MHz 配置下，Linux 启动从 2187 秒缩短至 39 秒（56.1 倍），业务负载从 1201 秒缩短至 14 秒（85.8 倍），整体耗时从 3388 秒降至 53 秒（63.9 倍）。

　　这一提升来自 CPU 及软件密集型执行阶段进入虚拟域，减少其对 RTL 执行频率的依赖。实际加速效果与工作负载、软硬件分区和部署配置相关。 报告还总结了虚拟域与 RTL 域内存地址一致性、设备树配置对齐，以及结合启动日志、PC 反汇编和 RTL 波形进行跨域调试等关键工程经验。

　　从单SoC走向多Die：

　　支持更复杂的RISC-V系统验证

　　面向多 Die/Chiplet 复杂系统，报告展示了多个 QEMU 虚拟子系统与 RTL 多 Die 域协同工作的参考架构：计算密集型处理器子系统可运行在虚拟域，而对硬件精度敏感的关键组件保留在 RTL 域，通过桥接通道开展跨域交互。该架构为复杂 RISC-V 系统的硅前软硬件协同验证提供了可扩展的实现思路。

　　技术持续演进，探索更高效的协同验证方法

　　面向 RISC-V 芯片日益复杂的系统级验证需求，合见工软持续探索更灵活的混合仿真方法，关注不同开发阶段对运行效率与调试深度的需求。同时，合见工软也在探索 AI 技术在验证流程中的应用潜力，以提升开发效率与工具易用性为方向，持续开展技术创新。

　　虚实协同，赋能 RISC-V 软硬件创新

　　合见工软将以实际工程需求为导向，持续完善 UniVista Hybrid 混合仿真解决方案，发挥虚拟执行与硬件仿真的协同优势，并携手 RISC-V 生态伙伴，助力复杂芯片的硅前软硬件协同开发。

　　合见工软

　　上海合见工业软件集团股份有限公司（简称“合见工软”）作为自主创新的高性能工业软件及解决方案提供商，以EDA（电子设计自动化，Electronic Design Automation）和IP领域为首先突破方向，致力于帮助半导体芯片企业解决在创新与发展过程中所面临的严峻挑战和关键问题，并成为他们值得信赖的合作伙伴。