【ZiDongHua 之“设计自动化”标注关键词： 芯和半导体 人工智能 EDA SiC MES】
 

　　ICCAD：芯和半导体EDA+AI，赋能加速Chiplet集成芯片到系统设计

 
　　从 DTCO 走向系统级 STCO，算力扩展正在推动硬件设计范式发生深刻变化。AI 与 EDA 的融合被行业视为破解复杂度跃升的关键路线。2025 ICCAD 大会上，芯和半导体围绕 EDA + AI，深入探讨了 AI 时代从芯片到系统的设计挑战及其应对路径。
 
　　1、AI 时代，算力将如何演进？
 
　　AI时代的算力演进正从单点提升转向系统级能力的协同扩展。以英伟达为例，过去8年间，AI 算力提升约 1000 倍；未来10年，其 AI 算力增长目标将提升至 100 万倍。
 
　　传统的“CPU + GPU”组合难以支撑这一趋势，需通过CPU、GPU 与新型计算形态如QPU的高度协同，构建完整的算力系统，在系统层面实现算力的整体跃升。未来，算力系统会越来越复杂，也对底层设计、验证与系统协同能力提出了更高要求。
 
　　2、Chiplet 如何助力突破 SoC PPA 提升瓶颈？
 
　　在先进工艺持续逼近物理极限的背景下，SoC 在性能、功耗与面积（PPA）上的提升空间不断收窄，Chiplet 成为单芯片延续算力增长的关键路径。
 
　　Performance 性能层面，Chiplet 提升能力显著，已逐渐替代传统 SoC，成为主流的设计架构；预计到2030年，基于先进封装的晶体管规模将超过10000 亿，是传统SoC单片数量的 5 倍；
 
　　Power 功耗层面，Chiplet 及先进封装使 HBM 等高带宽存储更紧密地靠近 GPU/CPU单元，显著缩短数据传输路径，有效降低数据读写/传输能耗，提高能效比，并为存算一体、近存计算等架构提供物理基础；
 
　　Area 面积层面，2.5D/3D先进封装突破SoC单一架构限制，使芯片等效面积扩展至传统 SoC 的4-6倍，理论上可至多实现 12 倍的扩展。
 
　　本质上，Chiplet是在用非摩尔的方式补摩尔，但仅靠 Chiplet 仍然不够，需要从系统层面，解决单点芯片能力受限的问题。
 
　　散热层面，高功率密度设计引发了巨大的散热挑战，AI大数据芯片功耗惊人，如英伟达 B200 功耗高可达1400 瓦。Chiplet 架构的散热也愈发复杂，从建模、设计、仿真到工艺，全链路设计难度显著提升。
 
　　3、互连为何成为系统级算力瓶颈
 
　　整个系统中，最关键的是互连水平。如今算力扩展的核心，在于如何降低信号传输的能量损耗：最直接、有效的方式，是缩短数据传输路径。
 
　　芯片层面，Chiplet能有效拉近芯片内传输距离，改善SoC 架构在功耗、带宽以及扩展性方面的能耗挑战。系统层面，先进工艺受限的背景下，构建以网络为中心的数据中心，已成为解决单点算力系统能力不足的核心路径。
 
　　4、系统级背景下，如何破局供电挑战？
 
　　供电正成为 AI 算力扩张的物理约束。当前全球数据中心耗电量已接近日本全年用电规模；AI 硬件设计也面临着大电流、高功耗等一系列挑战。为支撑下一代 AI 数据中心，单个机架超兆瓦级别的功耗设计目标，算电协同已成为从 Chiplet 芯片到集群供电挑战的核心破局路径。
 
　　系统层面，机架电源将从 48V 直流向 800V 高压直流转变，以降低大功率供电路径压降功耗。芯片层面，行业正从传统平面的 Power PC Mesh、PCB 平面供电转向板卡垂直供电与芯片背部供电。
 
　　为应对未来 1000 A 级电流芯片设计，电源完整性分析、供电网络优化，电源与高速信号间物理隔离与协同布局，将成为决定系统稳定性与可扩展性的关键设计方向。
 
　　5、如何应对从芯片到系统
 
　　的热设计挑战？
 
　　算电协同的趋势下，热设计的重要性不断加强。随着Chiplet、先进封装的大规模集成、芯片面积持续扩大，芯片功耗已从传统 SoC 的 200W 提升至 1400W，英伟达 Rubin 芯片最大功耗更高达 3200W。
 
　　节点层面，单台服务器功耗也呈指数级增长，Rubin平台相比 Blackwell 平台耗电量提升近 4 倍。
 
　　如果热量无法及时散出，可能会引发芯片翘曲、机械应力、系统性能整体下降等一系列多米诺骨牌反应。
 
　　功耗持续攀升使得热设计管理从传统的风冷系统级散热转向冷板式散热，并进一步向芯片内部散热技术路线演进。
 
　　相比风冷方案，冷板散热效率可提升3–5 倍；由微软提出的微流道技术通过在芯片内部引入微尺度流道，可进一步提升约 3 倍的散热效率，成为面向下一代高功率 AI 芯片的重要方向。散热方案的持续演进，也为热设计提出了更高的要求。
 
　　6、AI 硬件设计为何高度
 
　　依赖多物理场协同？
 
　　多物理场耦合已成为未来 AI 硬件设计的重要趋势。芯片到系统的设计将超越单一维度的优化，成为横跨速度、信号完整性、电源完整性、热与应力等多物理场高度耦合的复杂系统工程。从Chiplet 集成芯片到系统，多物理场耦合失控的风险剧增。
 
　　因此，无论是芯片、封装、服务器、集群层面的设计，都必须以系统规格为起点。
 
　　一方面，通过Top-Down 的方式，由系统级性能、功耗与可靠性目标反向定义芯片与封装规格；
 
　　另一方面，结合 Bottom-Up 的工程视角，确保底层设计能力能够支撑系统级目标与产品交付性。
 
　　英伟达近日提出的“Extreme Co-Design”，正是通过极致的跨层级协同设计，确保系统级性能落地的典型案例。
 
　　7、EDA 全新范式：EDA+AI for AI
 
　　EDA 与AI的融合已成为不可逆转的确定性趋势。芯和半导体作为EDA代表性企业，在2025年用户大会上正式启动了 “为AI而生” 战略，并形成了“EDA for AI”与“AI+EDA”双线并进的技术路线。实现 AI 与 EDA 的双向奔赴。
 
　　芯和将以三大平台（Chiplet先进封装设计平台、封装/ PCB 全流程设计平台、集成系统仿真平台）与建模、仿真、交互、数据四大智能体，全面支持从 Scale up、Scale out 直至 Scale across 的全流程 EDA  解决方案。
 
 
　　8、EDA+AI终极目标：Physical AI
 
　　传统 EDA 的核心能力来源于 Maxwell 方程、热传导方程、力学方程等方程求解。
 
　　EDA + AI 不仅在于加速计算过程，其最终目标更是实现 Physical AI/物理人工智能。即在特定场景下，无需通过解物理方程路径求解，基于大量历史数据与模型训练，看到结构，就能直接输出热分布，预测翘曲情况，看到S参数的结果。
 
　　在这样的愿景下，芯和半导体以 XAI 平台为底座，通过四大智能体，把Physical AI拆解为可工程落地的智能体架构，系统性地重构传统 EDA 的建模、仿真与设计流程，加速其向 Physical AI 的目标演进。
 
　　AI 与EDA的融合势不可挡，但并非一蹴而就，将会经历多个阶段的迭代。
 
　　目前，芯和半导体尚处于智能加速阶段，愿与业界共同探讨，携手推进AI与EDA的融合，从智能加速阶段向智能协同、自演进阶段演进，从而实现对 AI 硬件的真正赋能